1 前言
隨著半導體制造工藝向65nm、45nm領域的發展，設計、開發和制造等環節正面臨著很多新問題和新競爭。這些新問題和新競爭都要求有盡可能短的從測試設計到量產的開發周期，并且能夠迅速地提高量產的良品率。
面對已經到來的Soc芯片時代，ADVANTEST針對芯片從測試設計到評價所必需經歷的測試程序及測試用模型（Pattern）生成、測試驗證和錯誤分析第三個主要階段入手，為更有效地縮短開發周期，提供了面向設計及量產的EDA
Linkage整體解決方案。
下面分別就這三個階段來對這個整體解決方案進行詳細說明。
2 測試程序及測試用模型生成階段
2.1 CATVert
芯片設計者通過使用CATVert，可以將EDA設計數據經仿真后得到VCD、WGL格式數據，高速自動轉換成ATE測試程序和測試用模型，從而大大地縮短了前期測試文件的準備時間（見圖1）。
伴隨著芯片SoC化的發展，測試用模型正在向著現有工具軟件無法應對的長度和大小發展。CATVert通過采用高速轉換算法，實現了最高50倍（相對現有工具軟件）、最低2－20倍速度的高速轉換，另外使用者還可通過外部條件的設定，在轉換過程中對原仿真模型進行任意處理。
2.2 STIL Reader/Writer
對于當今通用的工業標準語言STIL，ADVANTEST開發了以STIL格式數據為中心，實現設計與測試之間的雙向數據交換的工具--STIL
Reader/Writer（見圖2）。
由于設計和測試階段所使用語言的格式不同，測試環境的建立過程需要花費大量的時間。針對這個問題，ADVANTEST實現了將設計數據和測試數據統一為STIL格式并進行交換，從而大大地縮短了數據轉換的時間。到目前為止，可對應的STIL標準范圍為IEEE
Std 1450TM－1999、IEEEE Std 1450TM－2002等。
3 測試驗證階段
3.1 Virtual Test Express
Virtual Test
Express是使芯片功能的理論仿真與測試仿真之間的數據交換成為可能的應用工具（見圖3）。
也就是說，即使作為設計工程師，也可以使用EDA工具來進行初步的設計驗證，進而可以在首枚圓片流片完成前，完成對芯片的設計和測試程序的正確性進行反復驗證。這一功能大大提高了測試程序開發的效率，省去了必須在首枚圓片流片完成后才能調試測試程序和模型的等待時間。此外，也減少了反復試作圓片所花費的時間和成本。
3.2 DTV（Design and Test data Viewer）
DTV實現了將VCD、WGL格式的設計仿真數據的波形與自動生成的測試程序和模型所產生的波形在同一界面下進行分析和比較的功能（見圖4）。此外，它還具備了能將修改過的仿真波形反向生成VCD格式數據并存儲等諸多強大功能。
之前，由于設計仿真數據的波形數據與自動生成的測試程序和模型所產生的波形數據在格式上的不同，無法將二者對應起來進行分析。DTV很好的解決了這個問題。它實現了兩種不同格式數據可在同一界面下進行表示和比較的功能，從而使原本需要幾天甚至幾周才能解決的問題，在不到一天的時間內即可得到解決，大大地提高了問題解決的速度。
4 錯誤分析階段
半導體的生命周期從原先的3年縮短到目前的3個月的過程，同時也是要求良品率不斷提高的過程，ADVANTEST作為一個ATE設備的制造和供應商，致力于同客戶一起應對這個挑戰，并且已經涉足到了量產階段的錯誤分析領域中。
為了進一步提高良品率，盡可能快速地找到問題之所在，ADVANTEST開發了一系列的分析工具。
4.1 SCAN FF MAP
它能自動轉換和合成SCAN故障分析所需文件。并通過檢測隨機出現的問題，進而發現SCAN測試中故障發生的位置所在，大大提高了ATPG測試中的出錯解析效率（見圖5）。
4.2 Wafer Fail Layout Map
為了進一步提高圓片階段的故障解析率（見圖6），ADVANTEST開發了Wafer Fail
Layout MAP工具，它能方便地發現故障發生的趨勢。
4.3 WFBMAP3
WFBMAP3能對SoC芯片中內嵌的存儲器及Flash存儲器進行電氣特性解析，并以圖形界面直觀地表示不同Cell及Block間的不良現象（見圖7），從而可在早期就發現制造流程中可能存在的問題。
5 小結
SoC芯片的發展日新月異，作為測試行業的重要代表，ADVANTEST始終以最尖端的技術支持著尖端的科技。面對設計和測試融合的趨勢，以及量產工廠追求的良品率迅速提高的課題，ADVANTEST一直致力于同客戶們一起面對，并且為大家提供最優化的完整解決方案（見圖8）。
|
