1 引言
系統級芯片(System-on-Chip，SOC)和系統級封裝(System-in-Package，SiP)是提高電子系統集成度的兩大方向。多芯片封裝(Multi-chip
Package，MCP)，屬于系統級封裝(System in Package，SiP)，是將多種裸晶堆疊封裝組成一個芯片的技術。移動通信等所需的存儲容量越來越大，MCP作為有效的存儲器件，日益廣泛地應用于消費電子領域[1]。
存儲器件MCP涉及多種裸晶，其最終測試(Final Test)的成本因復雜性提高而上升[2]；選用合適的自動測試設備(Automatic
Testing Equipment，ATE)以降低大規模制造(High Volume
Manufacturing)的成本成為核心問題。本文根據MCP最終測試的特點討論如何實現有效的測試，并從測試設備構架、針對MCP測試的可編程接口矩陣PIM(Programmable
Interface Matrix)的關鍵技術來給出MCP最終測試方案的實例。
2 存儲器自動測試設備(ATE)的一般構成
自動測試設備(ATE)通過激勵一響應的原理[3],向被測芯片(Device Under Test，DUT)提供輸入，然后采樣其輸出并進行比較，確定DUT的性能。
圖1為典型的存儲器ATE功能結構框圖[4]，主要包括以下模塊：
測試設備控制器(Tester
Controller)是對測試資源進行控制的中心；時序發生器(Timing Generator)、地址發生器(Address
Generator)和數據發生器(Data Generator)則是生成測試算法的核心，可以進行根據地址、數據產生所需的算法模式：通道電路(Pin
Electronics，PE)通常含有驅動通道和比較通道，可驅動DUT或對其輸出進行采樣；錯誤檢查(Error
Detection)則存放、處理PE送來的比較結果。電源(Power supplier)給DUT供電；參數測試單元PMU(Parametric
Measurement Unit)可以進行電壓、電流等參數測試；時鐘發生器(Clock
Generator)提供同步信號測試控制器(Test Control)提供邏輯控制能力。
存儲器ATE的特點是能在一個指令周期內進行大量的操縱，以實現各種失效模式的檢測；失效模式隨芯片容量提高、工藝進步而不斷復雜化，使得測試成本逐步攀升[5]。降低測試成本的可行方法是提高測試的并行度(Parallelism)，即，同時測試大量的DUT。
為進行高度并行的測試，有兩類不同的存儲器測試構架："Share
Resource"構架和"Tester-per-Site"構架。"Share Resource"ATF測試時許多DUT共享一套圖1所示的測試資源；"Tester-per-Site"構架中每個DUT擁有專用的測試資源[6]。通常，測試TT0值較高的NVM芯片時，"Tester-per一Site"測試機較有優勢。TTO是指利用已有資源每多測一個DUT時，測試時間的增加比率；如該比率高，則利用專用資源測試較為有利。目前，ATE技術的發展使得為每個DUT提供專用測試資源不僅在技術上可行，而且在成本上有效利用高度集成化的ATE技術，"Tester-per-Site"構架的每個Test
Site甚至有能力同時測試多個DUT。
高度并行測試的實現需要可靠而靈活的接口技術，因為其他測試資源都需經過最后一段傳輸線才能發揮作用。
3 移動存儲器件MCP測試方案檢驗標準
3.1移動存儲器件MCP的組成及其測試
目前用于移動通信的MCP主要由SRAM/PSRAM、DRAM和Flash(NOR和NAND)等組成。NOR用于執行代碼的存儲，NAND用于數據存儲；SRAM/PSRAM、DRAM用作為緩存或工作內存。
FLASH存儲器芯片測試的顯著特點是測試時間長，其芯片編程和擦除需要時間[7];調節參考單元(Reference
Cell)時多次測量門限電壓也需要時間。SRAM/PSRAM、DRAM測試的算法較復雜[8]。
測試時間長及算法復雜意味著測試成本較高。在下面的小節中，將會研究MCP結構帶來的最終測試難點。
3.2 MCP結構及影響最終測試的難點
MCP芯片有兩種主流結構：NOR-PSRAM-NAND型和NAND一LPSDRAM型，其應用情況系統結構如圖2所示。其中，圖2(a)所示的NOR-PSRAM-NAND型最為普遍，其優點是可靠性高、低功耗、速度適中；隨著NAND成本優勢的提高，圖2(b)中的NAND-LPSDRAM結構正在增多。隨應用的多元化需求，已出現了多達5～6個裸晶組成的MCP結構[9]。
由圖2中MCP的應用系統考慮，其測試有以下一些特點：
(1)組成裸晶工作在不同的總線上。如圖2(a)所示，NAND和NOR/PSRAM集成在一起但工作在不同的總線上，接口(I/F)不同，其工作頻率、數據寬度可能不同。
(2)芯片的管腳數目不固定。如圖2(a)中NOR Flash、PSRAM可共用數據線、地址線，NAND則需要獨立的地址、數據線，但各裸晶都有獨立電源及控制線。
(3)最終測試必須保持良好的良率。DUT已經經過晶圓偵測、切割、封裝，由測試本身引入的良率損失必須減到最低；故最終測試工藝需要保持高良率，一般應在95％以上。
綜上所述，以現在常用的測試方法，對MCP測試時應該對各裸晶進行分步測試，一般采用"多次測試"方法[10]，即采用不同設備針對某種類型的裸晶，依次進行測試。以NOR-PSRAM-NAND
MCP的"多次測試"流程為例，先用Flash測試設備進行。NOR的測試，再將通過測試的芯片送到下一個平臺測試NAND，最后測試PSRAM。雖然可以針對每個裸晶進行測試優化，但是其缺點顯而易見：
(1)需要多種測試設備，其投資成本(Capital Cost)非常昂貴；
(2)每個裸晶需要不同的接口板(Interface Board)，其消耗性成本很高。而MCP產品演化很快，接口板生命周期趨短，這進一步增加了成本。
(3)總的良品率損失(Yield
Loss)是每個平臺良品率損失之和；良率損失難以控制。每次測試都由機械手(Handler)拾取芯片，壓入在測試座(Socket)上，物理損壞如斷管腳(Bent
Lead)等時有發生。所引入的成本很高，記作Cinsertion(Cost of Insertion)。
其中：Vunit是整個MCP芯片的價值，Li表示每個平臺上"Insertion"引起的良率損失，n是總的平臺個數。因為MCP由多個裸晶組成，Vunit通常很高。
(4)更換平臺、再將芯片加熱或降溫到一定溫度，測試時間會顯著增加；這直接影響到測試設備的利用率。
3.3 MCP最終測試方案應達到的3個標準
在保證測試可靠性的情況下，降低測試成本(Cost of
Test)是自動測試的總體目標。文獻[11]進行了詳細測試成本分析，我們可以看到：
即：測試成本Ctest隨設備總成本Ctest增加而上升，而設備利用率提高而下降。故從降低總成本、增加利用率的角度出發，針對上述"多次測試"的諸多缺點，我們可以得到MCP最終測試良好的解決方案應該是滿足以下3個標準：
(1)"單次測試"(0ne Insertion Test)，在一個平臺上一次測試MCP所有裸晶，則不必另外使用其他設備及接口成本、降低良率損失、減少測試時間；
(2)靈活的測試構架，能適應MCP產品生命周期中DUT管腳不斷變化，能滿足MCP組成的多元化，保證設備投資的長期有效性；
(3)有效的接口，不增加資源的情況下，發揮測試資源的優點，提高利用率。
4 基于VERSATEST測試設備的最終測試解 決方案
4.1并行的靈活構架和測試通道的全I/0設計
如前所述存在著兩種測試構架，"Tester-per-Site"構架和"Share
Resource"構架；而目前的發展趨勢則是兩者的混合類型。以VERSATEST測試設備為例，其具有典型的"Tester-per-Site"并行測試構架，每個Test
Site完全相同，可以通過增加數量進行擴展。但為保證靈活性，在測試少管腳DUT是可利用Multi-DUT per Site(MDPS)技術由一個Test
Site測試多個芯片，而在測試多管腳DUT是可利用(Combine Resource Mode(CRM)技術將多個Test
Site合并起來。
這種靈活性有力地支持了MCP的最終測試：并行構架使得測試設備具有良好的可擴展性；可根據需要選用合適的平行度。通道較少的工程設備開發的測試程序可直接用于HVM設備，能降低開發測試程序的時間和成本。
此外，測試通道(PE)采用全I/0設計也有利于MCP產品的快速變換。全I/0測試通道使得在測試管腳10數目不斷變換的MCP較為方便，同時也簡化了DUT接口板的設計。最重要的，該通道設計和PIM有效配合實現可靠的"單次測試"。
4.2 針對MCP最終測試的接口技術
為利用現有的測試資源，該技術的核心是利用可編程的接口陣列，將測試資源在測試流程中不同時間段分配到不同的通道；這樣測試程序(Test
Program)可以利用已有的測試資源，一次性完成測試。
單個測試頭多達4096個測試通道在測試多裸晶MCP，要將通道連接在數倍于通道數目的測試點上，需要切換網絡(Switch
Network)；有3個主要問題：空間限制、信號完整性及配置柔性。前兩個問題比較直觀；配置柔性，首先是指可方便地配置通道測試多個裸晶，其次指通道必須能靈活選用，保證能利用有限的數據進行時域反射(Time
Domain Reflect)校正。切換網絡通常采用繼電器(機械開關)或FET(電子開關)來實現，空間限制使繼電器實現不可行；而分離FET器件對靜電效應(ESD)敏感且又需要空間；兩者均不能保證配置柔性。
針對空間問題，我們引入了實現開關矩陣的ASIC芯片Kiowa，如圖3所示為支持4個測試通道(PEn，n=l，2，3，4)的Kiowa
ASIC結構原理圖，(PE_n，n=1，2，3，4)通過相應通道開關選擇陣列(Channel Switch Array)，連接到4個DUT的管腳通道(DUTx_n，x=A，B，C，D，n=1，2，3，4)；且該ASIC采用100管腳芯片級封裝(Chip
Scale Package)。
為了保證電性能，開關矩陣不能顯著增加信號通道的容性阻抗；否則會滯后高性能存儲器的上升時間，或使普通存儲器件無法驅動。故在設計中盡可能簡化信號通道，減少容性門電路的數量；且在走線時各開關支路盡量減短分支短根(Stub)的長度。最后，為以減少串擾，每個通道均和其它3個通道良好隔離。在DUT壓入芯片座時會積累靜電荷，開關矩陣必須有靜電保護；除了電源、接地的二極管箝位電路，每個測試通道還連接到一個串行電阻和一個容抗100nF電容上；雖會增加一定的容性負載，但卻大大提高了可靠性[11]。
針對配置柔性問題，串行總線(Chan Serial Interface)連接各個ASIC，系統可通過SDL、SCK、RESET#、SLE、SDO對其配置和檢測。在測試項目中，PE1可以同時驅動DUTx_l4個不同芯片管腳或其中任意一個；在讀取時，可以連接到其中任意一個。整個ASIC就作為可以編程控制的接口部件：在測試開始時通過串口總線將要用到的配置下載到該ASIC；在測試不同裸晶時，通過串口方便地選用合適的配置。此外，ASIC的串行控制接口也有利于減小尺寸。
采用1024個Kiowa ASIC組成的集成可編程接口矩陣(PIM)可支持4096個通道；通過在測試過程中對其進行配置，可以連接到16384個芯片管腳，從而達到利用同樣的測試資源在不同時刻測試MCP中不同裸晶的目的。
通過結構化測試程序開發環境，可以將不同裸晶的測試測試程序組合成MCP測試程序。對于由已有裸晶組合成的新MCP產品，能方便地生成新的測試程序，進一步減少開發時間降低成本和支持MCP產品演化。
4.3 實驗結果
實驗在VERSATFST V5000工程測試系統上利用PIM進行，該平臺有4個各有32個通道Test
Site[12]。首先，每兩個Test Site通過CRM模式組成64通道的超Test Site測試FLASH
NOR和SRAM組成的2-裸晶MCP；測試結果是"單次測試"可有效進行，且配置靈活性很好。進一步，在該64通道的超Test
Site上，成功測試了多達4個同樣的2-裸晶MCP，即"單次測試"4個NOR裸晶、4個SRAM裸晶；而且對于耗時很多的FLASH
NOR擦寫測試，4個裸晶可實現并行測試。以上表明，MCP、最終測試在該平臺上不僅可以有效進行，還意味著測試機獲得了幾乎4倍的并行度。
故采用上述VERSA構架和PIM接口技術，針對主流的MCP芯片，我們實現了有效的最終測試；通過測試時間、測試并行度、測試成本的比較，該方案具有優勢明顯。
5 結論
本文通過分析一般儲存器自動測試設備的結構，分析儲存器件MCP的測試特點，針對現有"多次測試"的缺點，以測試成本(Cost
of Test)為主要分析因素，得出MCP測試方案應滿足"單次測試"、構架靈活、接口有效三個標準。作為MCP最終測試的解決方案的實例，VERSATEST體現了ATE發展趨勢，即以技術上的靈活性降低測試成本。其Tester-per-Site構架可降低測試時問、靈活支持MCP新產品；而其可編程接口矩陣(PIM)技術在保證空間要求、電性能、配置柔性的前提下，有效利用測試資源。
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